Verilog 타이밍 제어

(2024-12-01)

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1. Verilog 타이밍 제어

  ㅇ Verilog에서 타이밍 제어는,
     - 시뮬레이션을 통해 하드웨어의 동작을 정확하게 모델링하고 분석하기 위함

  ㅇ 구분  
     - 지연 제어  :  문장 선언 시점에서 실행 시점을 정해줌
        . stimulus (시뮬레이션시 필요한 입력 신호) 생성시 유용
     - 이벤트 제어  :  이벤트 발생시까지 문장 실행이 지연됨
        . 시뮬레이션 이벤트 종류
           .. 암시적 이벤트 : 네트나 변수 값이 변할 때 발생
           .. 명시적 이벤트 : 명시된 이벤트에 대한 다른 프로시저로부터의 트리거 때 발생
           .. (대부분 클럭 신호의 상승,하강 에지가 이벤트로 사용됨)
     - 동기화
        . 클록 신호를 기준으로 데이터와 상태를 제어
        . 하드웨어 설계의 안정성과 정확성을 보장하는 과정

  ㅇ 시뮬레이션 타이밍 제어 방법
     - delay 제어
     - event 제어
     - wait 제어

[Verilog]1. Verilog 2. Verilog 문법 3. Verilog 모듈 4. Verilog 구문 5. Verilog 타이밍 제어

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